机译:CmOs 45 nm电路中有效的互连网络设计,可以减少XT和延迟传输超高速信号
机译:利用分析模型的信号延迟,芯片面积和动态功耗优化高速CMOS逻辑电路
机译:在65 nm CMOS工艺中使用非线性降低技术设计500-MS / s随机信号检测电路
机译:基于传输门的混合CMOS逻辑低功耗高速平衡XOR-XNOR电路的单元设计方法
机译:在CMOS 45 nm电路中进行有效的互连网络设计,以共同降低XT和延迟,从而传输超高速信号
机译:用于高速纳米CMOS VLSI设计的经济高效的互连和电路设计方法。
机译:用于超低噪声CMOS图像传感器的基于多采样的信号读取电路的降噪效果
机译:CMOS 45 nm电路中有效的互连网络设计,可共同降低XT和延迟,以传输超高速信号
机译:利用导向命令和生产规则集推导延迟不敏感和速度独立的CmOs电路